《電子設(shè)計(jì)綜合實(shí)驗(yàn)要求及交流信號(hào)測(cè)量ppt課件》由會(huì)員分享，可在線(xiàn)閱讀，更多相關(guān)《電子設(shè)計(jì)綜合實(shí)驗(yàn)要求及交流信號(hào)測(cè)量ppt課件（42頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、單擊此處編輯母版標(biāo)題樣式,單擊此處編輯母版文本樣式,第二級(jí),第三級(jí),第四級(jí),第五級(jí),,,*,,,單擊此處編輯母版標(biāo)題樣式,單擊此處編輯母版文本樣式,第二級(jí),第三級(jí),第四級(jí),第五級(jí),,,*,電子設(shè)計(jì)綜合實(shí)驗(yàn),,電子設(shè)計(jì)綜合實(shí)驗(yàn),課程整體安排,30,學(xué)時(shí)：,設(shè)計(jì)制作基礎(chǔ)訓(xùn)練、輸入通道設(shè)計(jì)訓(xùn)練、輸出通道設(shè)計(jì)訓(xùn)練、控制單元及接口電路設(shè)計(jì)訓(xùn)練、系統(tǒng)設(shè)計(jì)訓(xùn)練,要求,良好的自學(xué)精神，當(dāng)堂實(shí)驗(yàn)完成不了的，自行找時(shí)間在下次實(shí)驗(yàn)開(kāi)始前完成。,個(gè)別元器件自行解決，留好發(fā)票和元器件清單。,提交：,設(shè)計(jì)報(bào)告（,后附：實(shí)物清晰的照片，設(shè)計(jì)成員和實(shí)物的合影,）,設(shè)計(jì)項(xiàng)目的,ppt,報(bào)告,視頻文件,考核方法：,設(shè)計(jì)實(shí)物及設(shè)計(jì)

2、報(bào)告成績(jī)（,60,分）,實(shí)驗(yàn)過(guò)程及作業(yè)（,40,分）,,課程整體安排30學(xué)時(shí)：設(shè)計(jì)制作基礎(chǔ)訓(xùn)練、輸入通道設(shè)計(jì)訓(xùn)練、輸,電子設(shè)計(jì)競(jìng)賽的要求及知識(shí)需求,基本知識(shí),涵蓋電路分析、模擬與數(shù)字電路、高頻,/,非線(xiàn)性電子電路主要知識(shí)點(diǎn)；,單元電路分析、驗(yàn)證、設(shè)計(jì)方法；,電路主要性能指標(biāo)測(cè)量方法；,重要基本概念：,時(shí)域與頻域、 頻率與相位、功率與效率，瞬態(tài)與穩(wěn)態(tài)，有源與無(wú)源，調(diào)制與解調(diào)、 傳輸與接收、同步與異步、集中與分布， 線(xiàn)性與非線(xiàn)性， 捕捉與跟蹤，反饋、動(dòng)態(tài)范圍、精度、分辨力、阻抗、匹配、穩(wěn)定度、調(diào)整能力等等。,,電子設(shè)計(jì)競(jìng)賽的要求及知識(shí)需求基本知識(shí),基本技能,元器件識(shí)別、尋找、運(yùn)用,常用儀器工作原理

3、、使用方法；,資料查閱：書(shū)、刊、網(wǎng)；,電路設(shè)計(jì)與仿真；,印刷電路板設(shè)計(jì)；,工裝：焊接、裝配,電子測(cè)量方法：參數(shù)測(cè)量，準(zhǔn)確度與誤差分析,調(diào)試方法：故障分析和排除,文檔整理：章節(jié)、文字、圖表的規(guī)范化。,,基本技能,基本設(shè)計(jì)能力,掌握先進(jìn)儀器使用方法（如數(shù)字存儲(chǔ)示波器、邏輯分析 儀等 ）；,掌握單片機(jī),/,嵌入式、,CPLD/FPGA,、*,DSP,基本知識(shí)；,掌握更先進(jìn)的工具軟件、開(kāi)發(fā)系統(tǒng)，結(jié)合硬件實(shí)現(xiàn)較小電子系統(tǒng)的能力；,掌握一些系統(tǒng)分析軟件，能完成單元、系統(tǒng)設(shè)計(jì)；,,基本設(shè)計(jì)能力,綜合設(shè)計(jì)能力,實(shí)現(xiàn)小系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)能力；,掌握常用傳感器、執(zhí)行機(jī)構(gòu)的基本知識(shí)，和用簡(jiǎn)單的或與本專(zhuān)業(yè)有關(guān)的光、機(jī)、電

4、一體化組成系統(tǒng)的能力；,能在網(wǎng)上查閱相關(guān)元器件資料，具有一定的選擇能力，并能根據(jù)要求正確使用；,具有繪制印刷板能力，并有初步的電磁兼容知識(shí)；,具有接受和掌握“嵌入式系統(tǒng)”的開(kāi)發(fā)能力；,具有接受和掌握“,SOC”,的開(kāi)發(fā)能力；,,綜合設(shè)計(jì)能力,電子系統(tǒng)設(shè)計(jì)過(guò)程,確定設(shè)計(jì)目標(biāo),需求分析：從非技術(shù)和技術(shù)兩方面分析；,性能設(shè)計(jì)：功能，技術(shù)性能與指標(biāo)；,支撐技術(shù)：關(guān)鍵技術(shù)，相關(guān)技術(shù)；,實(shí)現(xiàn)方法：技術(shù)方法，技術(shù)路線(xiàn)；,完成形式：原理,/,性能樣機(jī)，實(shí)用樣機(jī)。,系統(tǒng)分析：系統(tǒng)可以按功能分解成若干個(gè)功能相對(duì)獨(dú)立、單一的單元模塊,;,設(shè)計(jì)過(guò)程,模塊設(shè)計(jì)與實(shí)現(xiàn),系統(tǒng)調(diào)試,系統(tǒng)測(cè)試,文檔整理,,電子系統(tǒng)設(shè)計(jì)過(guò)程,系

5、統(tǒng)分析,系統(tǒng)分析,系統(tǒng)分析：?jiǎn)纹瑱C(jī),+FPGA,小系統(tǒng),MCU,,FPGA,KeyBoard,,RS232/CAN,LCD/LED,Memory,,ADC,,,,,,,,,,DAC,I/O,Interface,Ext STD,Interface,,,,,,系統(tǒng)分析：?jiǎn)纹瑱C(jī)+FPGA小系統(tǒng)MCUFPGAKeyBoar,電子系統(tǒng)設(shè)計(jì)過(guò)程,確定設(shè)計(jì)目標(biāo),系統(tǒng)分析：系統(tǒng)可以按功能分解成若干個(gè)功能相對(duì)獨(dú)立、單一的單元模塊,;,設(shè)計(jì)過(guò)程,模塊設(shè)計(jì)與實(shí)現(xiàn),系統(tǒng)調(diào)試,系統(tǒng)測(cè)試,文檔整理,,軟件調(diào)試，硬件調(diào)試，系統(tǒng)聯(lián)調(diào),功能調(diào)試與指標(biāo)調(diào)試,調(diào)試內(nèi)容、方法與手段,調(diào)試步驟,測(cè)試內(nèi)容與測(cè)試方案,測(cè)試儀器與測(cè)試工具,

6、功能測(cè)試與指標(biāo)測(cè)試,測(cè)試數(shù)據(jù)記錄與結(jié)果分析,確定電路形式,/,確定軟件框圖與基本算法；,理論分析與計(jì)算,元、器件選擇,電路設(shè)計(jì)與仿真,電路裝配,電路調(diào)試,電路測(cè)試,方案論證與方案比較,理論分析與參數(shù)計(jì)算,單元電路設(shè)計(jì)與實(shí)現(xiàn),軟件設(shè)計(jì),系統(tǒng)測(cè)試與數(shù)據(jù)處理,結(jié)果分析,/,結(jié)論,電子系統(tǒng)設(shè)計(jì)過(guò)程軟件調(diào)試，硬件調(diào)試，系統(tǒng)聯(lián)調(diào)測(cè)試內(nèi)容與測(cè)試方,電子設(shè)計(jì)綜合實(shí)驗(yàn)要求及交流信號(hào)測(cè)量ppt課件,課程講解安排,,,,,設(shè)計(jì)安排,5-9,周,3,項(xiàng)目一：交流電壓參數(shù)的測(cè)量。,完成放大電路,、,比較器的設(shè)計(jì),。實(shí)現(xiàn),：用信號(hào)發(fā)生器產(chǎn)生弱信號(hào)，用示波器的兩個(gè)通道分別觀察輸入和輸出信號(hào)。,4,完成,AD,轉(zhuǎn)換,。,實(shí)現(xiàn)

7、：用,MCU,采集轉(zhuǎn)換后的數(shù)字量。,5,完成,幅度,的測(cè)量,。,實(shí)現(xiàn)：,對(duì),AD,轉(zhuǎn)換器輸出的信號(hào)進(jìn)行測(cè)量，并能顯示,3,位測(cè)量值,（幅度）,。,6,完成頻率的測(cè)量,。,實(shí)現(xiàn)：,對(duì)比較器輸出的信號(hào)頻率進(jìn)行測(cè)量，并能顯示,3,位測(cè)量值,（頻率）,。,7,項(xiàng)目驗(yàn)收：交流電壓參數(shù)的測(cè)量,8-11,周,項(xiàng)目二：,2013,年全國(guó)電子設(shè)計(jì)競(jìng)賽題（本科）,12,項(xiàng)目驗(yàn)收,3,課程安排、設(shè)計(jì)制作基礎(chǔ)訓(xùn)練及項(xiàng)目講解,4,傳感器電路,5,單片機(jī),6,嵌入式系統(tǒng)的軟件設(shè)計(jì)及開(kāi)發(fā),8,2013,年全國(guó)電子設(shè)計(jì)競(jìng)賽項(xiàng)目講解,課程講解安排5-9周3項(xiàng)目一：交流電壓參數(shù)的測(cè)量。4完成AD,基本要求：,1.,用給定運(yùn)放制作

8、一個(gè)放大器（,20,分）,增益：,>20dB,；帶寬：,>100KHz,2.,用,MCU,或,FPGA,作為主控單元，和已設(shè)計(jì)的放大器制作一個(gè)頻率計(jì)（,30,分）,測(cè)量范圍：,10Hz,～,100KHz,，顯示：,3,位,,發(fā)揮部分：,1.,提高放大器性能（,20,分）：增益：,60dB,；帶寬：,500KHz,2.,增加測(cè)量參數(shù)（,20,分）：電壓幅度，測(cè)量范圍：輸入信號(hào)越小越好,3.,顯示以下幅值（,10,分）：,Asin20° Asin40° Asin60° Asin80°,項(xiàng)目一：交流電壓參數(shù)的測(cè)量,LED,或液晶均可,基本要求：項(xiàng)目一：交流電壓參數(shù)的測(cè)量LED或液晶均可,元件清單,運(yùn)

9、放：,TLV2464,、,LM324,比較器：,TLC372,AD,變換器：,ADC0820,（或,MCU,內(nèi)部自帶的,ADC,）,設(shè)計(jì)框圖,放大器,AD,變換,比較器,MCU/FPGA,,,3,位顯示,被測(cè)信號(hào),10….01,，實(shí)現(xiàn)幅度測(cè)量,實(shí)現(xiàn)頻率測(cè)量,基準(zhǔn)信號(hào),思考,對(duì)于只知頻率范圍的周期信號(hào)，如何實(shí)現(xiàn)幅度的測(cè)量。,如何實(shí)現(xiàn)周期信號(hào)頻率的測(cè)量。,元件清單運(yùn)放：TLV2464 、LM324 比較,設(shè)計(jì)電路分解：,1.,基本放大器設(shè)計(jì)：增益,>20dB,；帶寬,>100KHz,2.,提高放大器性能：增益,60dB,；帶寬,500KHz,3.,比較電路設(shè)計(jì)：輸出,TTL,電平,4.

10、,測(cè)量頻率：測(cè)量范圍,10Hz,～,100KHz,，顯示,3,位,5.,測(cè)量幅值：實(shí)現(xiàn),AD,轉(zhuǎn)換控制電路設(shè)計(jì)，測(cè)量電壓幅度,6.,幅值顯示：實(shí)現(xiàn)存儲(chǔ)并顯示,Asin20° Asin40° Asin60° Asin80°,紅色部分功能必須完成,設(shè)計(jì)電路分解：紅色部分功能必須完成,運(yùn)放：,TLV2464,單位增益帶寬：,6.4MHz,單電源供電：,2.7,～,6V,雙電源供電：,±1.35,～,±3V,1.,放大器設(shè)計(jì)：增益,>20dB,；帶寬,>100KHz,運(yùn)放：TLV2464單位增益帶寬：6.4MHz1.放大器設(shè)計(jì),運(yùn)放,OP07,運(yùn)放OP07,,運(yùn)放的單位增益帶寬積（,GBP,：,Gai

11、n Bandwidth Product,）,=,增益,×,（,-3dB,帶寬）,一級(jí)放大倍數(shù),=10,，帶寬,=6.4MHz/10=640KHz,一級(jí)運(yùn)放達(dá)到基本要求：增益,>20dB,；帶寬,>100KHz,運(yùn)算電路：反相比例運(yùn)算或同相比例運(yùn)算,,,運(yùn)放的單位增益帶寬積（GBP：Gain Bandwidth,反相比例運(yùn)算電路,,電路結(jié)構(gòu)：引入電壓并聯(lián)負(fù)反饋；,輸出電阻小；,輸入電阻?。? 補(bǔ)償電阻,R,’,= R // R,f,運(yùn)算關(guān)系：,反相比例運(yùn)算電路電路結(jié)構(gòu)：引入電壓并聯(lián)負(fù)反饋；運(yùn)算關(guān)系：,同相比例運(yùn)算電路,電路結(jié)構(gòu)：引入電壓串聯(lián)負(fù)反饋；,輸入電阻大

12、；,輸出電阻小；,補(bǔ)償電阻,R’ = R // R,f,運(yùn)算關(guān)系：,,同相比例運(yùn)算電路電路結(jié)構(gòu)：引入電壓串聯(lián)負(fù)反饋；運(yùn)算關(guān)系：,電子設(shè)計(jì)綜合實(shí)驗(yàn)要求及交流信號(hào)測(cè)量ppt課件,,,,,2.,提高放大器性能：增益,60dB,；帶寬,500KHz,2.提高放大器性能：增益60dB；帶寬500KHz,兩個(gè)同頻率的放大器,f,H,=0.64×f,H1,三個(gè)同頻率的放大器,f,H,=0.52×f,H1,四個(gè)同頻率的放大器,f,H,=0.45×f,H1,（,1,）第一級(jí)放大倍數(shù),=10,，帶寬,=6.4MHz/10=640KHz,（,2,）第二、三級(jí)放大倍數(shù),=10,（總增益,= 1000,），帶寬,=0.

13、52*640KHz=300KHz,一級(jí)放大達(dá)到基本要求：增益,>20dB,；帶寬,>100KHz,三級(jí)放大達(dá)到發(fā)揮要求,1,：增益,>60dB,（帶寬,>500KHz,）,方案：四級(jí)放大，每級(jí),5.7,倍，,5.7,4,=1055,一級(jí)帶寬,=6.4M/5.7=1.12M,，四級(jí)帶寬,1.12MHz×0.45=0.504MHz,2.,提高放大器性能：增益,60dB,；帶寬,500KHz,運(yùn)放的單位增益帶寬積,=,增益,×,（,-3dB,帶寬）,兩個(gè)同頻率的放大器fH=0.64×fH12.提高放大器性能：,過(guò)零比較器,3.,比較電路設(shè)計(jì)：輸出,TTL,電平,過(guò)零比較器3.比較電路設(shè)計(jì)：輸出TTL

14、電平,比較器：,TLC372,供電電壓：,2,～,18V,比較器：TLC372供電電壓：2～18V,電子設(shè)計(jì)綜合實(shí)驗(yàn)要求及交流信號(hào)測(cè)量ppt課件,設(shè)計(jì)框圖,放大器,AD,變換,比較器,MCU/FPGA,,,3,位顯示,被測(cè)信號(hào),10….01,，實(shí)現(xiàn)幅度測(cè)量,實(shí)現(xiàn)頻率測(cè)量,基準(zhǔn)信號(hào),思考,對(duì)于只知頻率范圍的周期信號(hào)，如何實(shí)現(xiàn)幅度的測(cè)量。,如何實(shí)現(xiàn)周期信號(hào)頻率的測(cè)量。,設(shè)計(jì)框圖放大器AD變換比較器MCU/FPGA3位顯示被測(cè)信號(hào),放大器,AD,變換,比較器,MCU/FPGA,,,3,位顯示,被測(cè)信號(hào),10….01,，實(shí)現(xiàn)幅度測(cè)量,實(shí)現(xiàn)頻率測(cè)量,基準(zhǔn)信號(hào),4.FPGA,擴(kuò)展：實(shí)現(xiàn),AD,轉(zhuǎn)換控制電路

15、設(shè)計(jì)，測(cè)量電壓幅度,放大器AD變換比較器MCU/FPGA3位顯示被測(cè)信號(hào)10….,模數(shù)轉(zhuǎn)換電路,種類(lèi)：,8~16,位的,A/D,轉(zhuǎn)換器芯片,ADC0809——8,位,MOS,型,A/D,轉(zhuǎn)換器,AD574——,快速,12,位,A/D,轉(zhuǎn)換器。,接口主要考慮：,數(shù)字量輸出線(xiàn)的連接：內(nèi)部是否帶有三態(tài)鎖存數(shù)據(jù)輸出緩沖器、數(shù)據(jù)線(xiàn)的位數(shù),讀取控制邏輯,ADC,啟動(dòng)方式、轉(zhuǎn)換結(jié)束信號(hào)處理方法：由單片機(jī)提供。,脈沖啟動(dòng)：如,ADC0809,、,ADC574,等。,電平啟動(dòng)：,AD570,、,AD571,轉(zhuǎn)換結(jié)束標(biāo)志信號(hào)：判斷有中斷和查詢(xún)兩種。,時(shí)鐘的連接：決定芯片轉(zhuǎn)換速度的基準(zhǔn)。,由芯片內(nèi)部提供,(,如,A

16、D574),由外部提供,主要技術(shù)指標(biāo)：,量化間隔、量化誤差、,轉(zhuǎn)換速率、量程,模數(shù)轉(zhuǎn)換電路,A/D,轉(zhuǎn)換器,ADC0809,,ADC0809,轉(zhuǎn)換工作時(shí)序,①,②,③,④,⑤,A/D轉(zhuǎn)換器ADC0809ADC0809轉(zhuǎn)換工作時(shí)序 ①②③,ADC0832,：體積小，兼容性強(qiáng)，性?xún)r(jià)比高,●,8,位分辨率； ● 雙通道,A/D,轉(zhuǎn)換；● 輸入輸出電平與,TTL/CMOS,相兼容； ●,5V,電源供電時(shí)輸入電壓在,0~5V,之間； ● 工作頻率為,250KHZ,，轉(zhuǎn)換時(shí)間為,32μS,； ● 一般功耗僅為,15mW,； ●,8P,、,14P,—,DIP,（雙列直插）、,PICC,多種封裝；

17、 ● 商用級(jí)芯片溫寬為,0°C to +70°C,，工業(yè)級(jí)芯片溫寬為,40℃ to +85℃,應(yīng)用：電壓測(cè)試儀,ADC0832：體積小，兼容性強(qiáng)，性?xún)r(jià)比高● 8位分辨率；,ADC0832,與單片機(jī)的接口：,4,條數(shù)據(jù)線(xiàn)：,CS,、,CLK,、,DO,、,DI,。由于,DO,端與,DI,端在通信時(shí)并未同時(shí)有效并與單片機(jī)的接口是雙向的，所以電路設(shè)計(jì)時(shí)可以將,DO,和,DI,并聯(lián)在一根數(shù)據(jù)線(xiàn)上使用。,ADC0832與單片機(jī)的接口：,CS,作為選通信號(hào)，在時(shí)序圖中可以看到，以,CS,置為低電平開(kāi)始，一直到置為高電平結(jié)束。,CLK,提供時(shí)鐘信號(hào)，我們要注意看,CLK,的信號(hào)的箭頭指向，向上為上升沿有效

18、，向下為下降沿有效。,DI,、,DO,作為數(shù)據(jù)端口。,,當(dāng),ADC0832,未工作時(shí)其,CS,輸入端應(yīng)為高電平，此時(shí)芯片禁用，,CLK,和,DO/DI,的電平可任意。當(dāng)要進(jìn)行,A/D,轉(zhuǎn)換時(shí)，須先將,CS,使能端置于低電平并且保持低電平直到轉(zhuǎn)換完全結(jié)束。此時(shí)芯片開(kāi)始轉(zhuǎn)換工作，同時(shí)由處理器向芯片時(shí)鐘輸入端,CLK,輸入時(shí)鐘脈沖，,DO/DI,端則使用,DI,端輸入通道功能選擇的數(shù)據(jù)信號(hào)。在第,1,個(gè)時(shí)鐘脈沖的下沉之前,DI,端必須是高電平，表示啟始信號(hào)。在第,2,、,3,個(gè)脈沖下沉之前,DI,端應(yīng)輸入,2,位數(shù)據(jù)（,SGL,、,Odd,）用于選擇通道功能：,,,,,,,,在完成輸入啟動(dòng)位、通道選

19、擇之后，就可以開(kāi)始讀出數(shù)據(jù)，轉(zhuǎn)換得到的數(shù)據(jù)會(huì)被送出二次，,一次高位在前傳送，一次低位在前傳送，連續(xù)送出,。在程序讀取二個(gè)數(shù)據(jù)后，我們可以加上檢驗(yàn)來(lái)看看數(shù)據(jù)是否被正確讀取。,CS作為選通信號(hào)，在時(shí)序圖中可以看到，以CS置為低電平開(kāi)始，,調(diào)用：變量名,=GetValue0832(,通道值,);,ADC0832,是,8,位分辨率，返回的數(shù)值在,0,～,255,之間，對(duì)應(yīng)模擬數(shù)值為,0,～,5V,，因此每一檔對(duì)應(yīng)的電壓值約為,0.0196V,。,讀取數(shù)值的子函數(shù),GetValue0832,，二通道獨(dú)立讀取，入口參數(shù)是通道值（,0,或,1,），出口參數(shù)則是讀取的結(jié)果。,調(diào)用：變量名=GetValue08

20、32(通道值);?讀取數(shù)值,FPGA,實(shí)現(xiàn)數(shù)字電壓測(cè)量的工作過(guò)程：,首先由模數(shù)轉(zhuǎn)換器對(duì)模擬電壓進(jìn)行模數(shù)轉(zhuǎn)換，接著,FPGA,對(duì)轉(zhuǎn)換后的數(shù)字信號(hào)進(jìn)行處理，再將結(jié)果用數(shù)字信號(hào)直接顯示出來(lái)。,系統(tǒng)結(jié)構(gòu)框圖：,系統(tǒng)由三部分組成，,ADC,數(shù)模轉(zhuǎn)換、,FPGA,信號(hào)處理和控制、顯示電路。,ADC,數(shù)模轉(zhuǎn)換：,實(shí)現(xiàn)模擬量向數(shù)字量的轉(zhuǎn)換。,FPGA,信號(hào)處理和控制：,FPGA,與,ADC,控制信號(hào)進(jìn)行連接，控制,ADC,的模數(shù)轉(zhuǎn)換過(guò)程，轉(zhuǎn)換結(jié)束后，由,FPGA,對(duì)其進(jìn)行數(shù)據(jù)處理并控制顯示單元工作。,顯示電路：,LED,數(shù)碼管接收,FPGA,信號(hào)，實(shí)現(xiàn)電壓值的顯示。,4.FPGA,擴(kuò)展：實(shí)現(xiàn),AD,轉(zhuǎn)換控制電

21、路設(shè)計(jì)，測(cè)量電壓幅度,FPGA實(shí)現(xiàn)數(shù)字電壓測(cè)量的工作過(guò)程：首先由模數(shù)轉(zhuǎn)換器對(duì)模擬電,ADC0809,，,8,位分辨率，輸出邏輯電平與,TTL,、,CMOS,電路兼容。,IN7,～,IN0,：,8,路模擬輸入量，模擬電壓的輸入范圍,0,～,5V,。,ADDC,～,ADDA,：地址輸入信號(hào)，譯碼后選擇模擬量中的一路進(jìn)行,AD,轉(zhuǎn)換。,ALE,：地址鎖存允許輸入信號(hào)，,上升沿鎖存地址，啟動(dòng)譯碼選中一路模擬量輸入。,START,：?jiǎn)?dòng)轉(zhuǎn)換輸入信號(hào)，正脈沖有效。上升沿復(fù)位內(nèi)部寄存器，,下降沿啟動(dòng)控制邏輯，開(kāi)始,AD,轉(zhuǎn)換。,EOC,：轉(zhuǎn)換結(jié)束輸出信號(hào)。下降沿表示轉(zhuǎn)換正在進(jìn)行，,高電平表示轉(zhuǎn)換結(jié)束。,OE

22、,：輸出允許信號(hào)，,高電平有效，轉(zhuǎn)換結(jié)果送到數(shù)據(jù)輸出線(xiàn)。,D7,～,D0,：,8,位數(shù)字信號(hào)輸出。,CP,：外部時(shí)鐘輸入，時(shí)鐘最高頻率,640KHz,，轉(zhuǎn)換時(shí)間約,100μs,。,VR(+),、,VR(-),：基準(zhǔn)電壓。單極性輸入時(shí)，,VR(+),接,+5V,，,VR(-),接地。,VCC,：電源電壓，接,+5V,。,GND,：信號(hào)接地端。,4.FPGA,擴(kuò)展：實(shí)現(xiàn),AD,轉(zhuǎn)換控制電路設(shè)計(jì)，測(cè)量電壓幅度,ADC0809，8位分辨率，輸出邏輯電平與TTL、CMOS電,ADC0809,工作過(guò)程：①輸入地址信號(hào),ADDC,～,ADDA,；②在地址鎖存允許輸入信號(hào),ALE,的作用下，地址信號(hào)被鎖存，產(chǎn)

23、生譯碼信號(hào)，選中一路模擬量輸入；③輸入啟動(dòng)轉(zhuǎn)換信號(hào),START,啟動(dòng)轉(zhuǎn)換；④輸出轉(zhuǎn)換結(jié)束信號(hào),EOC,；⑤在輸出允許信號(hào),OE,的控制下，將轉(zhuǎn)換結(jié)果輸出到數(shù)字信號(hào)輸出端,D7,～,D0,。,①,②,③,④,⑤,ADC0809工作過(guò)程：①輸入地址信號(hào)ADDC～ADDA；②,根據(jù),ADC0809,的工作時(shí)序，可以采用查詢(xún)信號(hào),EOC,方式，通過(guò),FPGA,實(shí)現(xiàn)對(duì),ADC0809,的采樣控制。采樣控制電路的流程,:,轉(zhuǎn)換準(zhǔn)備，信號(hào)初始化,地址鎖存信號(hào),ALE,有效，,實(shí)現(xiàn)地址鎖存,轉(zhuǎn)換信號(hào),START,有效，,啟動(dòng)模數(shù)轉(zhuǎn)換,輸出允許信號(hào),OE,有效，,輸出數(shù)字信號(hào)，轉(zhuǎn)換結(jié)束,查詢(xún)轉(zhuǎn)換結(jié)束信號(hào),EOC

24、,，,判斷轉(zhuǎn)換是否結(jié)束,,Yes,No,根據(jù)ADC0809的工作時(shí)序，可以采用查詢(xún)信號(hào)EOC方式，通,根據(jù)流程圖編寫(xiě)的采樣控制電路,VHDL,程序如下，這里采用狀態(tài)機(jī)的描述方式。為了配合電路的調(diào)試，這里指定地址信號(hào)，,ADDA=1,。,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY ADC0809 IS,PORT ( D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); --0809,的,8,位數(shù)據(jù),,CLK ,EOC : IN STD_LOGIC; --CLK,轉(zhuǎn)換時(shí)鐘,,ALE, ST

25、ART, OE, ADDA: OUT STD_LOGIC;,--0809,的控制信號(hào),,Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));,END ADC0809;,根據(jù)流程圖編寫(xiě)的采樣控制電路VHDL程序如下，這里采用狀態(tài)機(jī),ARCHITECTURE behav OF ADC0809 IS,TYPE states IS (st0, st1, st2, st3,st4,st5,st6,st7) ; --,定義狀態(tài)類(lèi)型,SIGNAL current_state, next_state: states :=st0 ;,SIGNAL REG: STD_LOGIC_VECT

26、OR(7 DOWNTO 0);,SIGNAL LOCK: STD_LOGIC; --,轉(zhuǎn)換結(jié)束后的數(shù)據(jù)鎖存信號(hào),BEGIN,ADDA <= '1';,PROCESS(current_state,EOC) BEGIN --,狀態(tài)機(jī)的定義,CASE current_state IS,WHEN st0 => ALE<='0';START<='0';OE<='0';LOCK<='0' ;next_state <= st1; --,初始化信號(hào),,WHEN st1 =>,ALE<='1';,START<='0';OE<='0';LOCK<='0' ;next_state <= st2;

27、 --,地址鎖存信號(hào)有效,,WHEN st2 => ALE<='0';,START<='1';,OE<='0';LOCK<='0' ;next_state <= st3; --,啟動(dòng)模數(shù)轉(zhuǎn)換,,WHEN st3 => ALE<='0';START<='0';OE<='0';LOCK<='0'; --,查詢(xún)轉(zhuǎn)換結(jié)束信號(hào),EOC,IF,(EOC='1'),THEN next_state <= st3; --EOC,下降沿，表示轉(zhuǎn)換,,ELSE next_state <= st4;,END IF ;,WHEN st4=> ALE<='0';START<='0';OE<='0';

28、LOCK<='0'; --,繼續(xù)查詢(xún)轉(zhuǎn)換結(jié)束信號(hào),EOC,IF,(EOC='0'),THEN next_state <= st4;,ELSE next_state <= st5; --EOC=1,，表示轉(zhuǎn)換結(jié)束,,END IF ;,WHEN st5=> ALE<='0';START<='0';,OE<='1';,LOCK<='0';next_state <= st6; --,輸出允許信號(hào),OE,有效,,WHEN st6=> ALE<='0';START<='0';,OE<='1';LOCK<='1';,next_state <= st7; --,產(chǎn)生

29、數(shù)據(jù)鎖存信號(hào),LOCK,WHEN st7=> ALE<='0';START<='0';OE<='1';LOCK<='1';next_state <= st0;,WHEN OTHERS => ALE<='0';START<='0';OE<='0';LOCK<='0';next_state <= st0;,END CASE ;,END PROCESS;,ARCHITECTURE behav OF ADC0809,PROCESS (CLK),BEGIN,IF ( CLK'EVENT AND CLK='1') THEN -- -,時(shí)鐘,CLK,上升沿，狀態(tài)轉(zhuǎn)換,,current_state <= n

30、ext_state;,END IF;,END PROCESS;,,PROCESS (CLK) -- -,鎖存轉(zhuǎn)換好的數(shù)據(jù),BEGIN,IF (CLK'EVENT AND CLK='1') THEN,IF LOCK=’1’ THEN,REG<=D;,END IF;,END IF;,END PROCESS ;,Q <= REG;,END behav;,PROCESS (CLK),5.FPGA,實(shí)現(xiàn)頻率計(jì)：測(cè)量范圍,10Hz,～,100KHz,，顯示,3,位,系統(tǒng)基準(zhǔn)時(shí)鐘：選用高精度時(shí)鐘源，頻率計(jì)精度的主要決定因素。,脈沖整形：將被測(cè)信號(hào)整形為數(shù)字信號(hào)，且符合幅度要求。,閘門(mén)時(shí)間的選擇：對(duì)于低頻信號(hào)的測(cè)量應(yīng)采用較長(zhǎng)的閘門(mén)時(shí)間，對(duì)于高頻信號(hào)的測(cè)量則相反。,,脈沖整形子系統(tǒng),存儲(chǔ),清零,使能,系統(tǒng)基準(zhǔn),時(shí)鐘,數(shù)字脈沖,待測(cè)信號(hào),,閘門(mén)控制子系統(tǒng),,計(jì)數(shù)器子系統(tǒng),,譯碼顯示子系統(tǒng),5.FPGA實(shí)現(xiàn)頻率計(jì)：測(cè)量范圍10Hz～100KHz，顯示,