單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,*,（,4,）輸出電壓幅度：在負載電阻上的電壓峰,-,峰值,Vopp1V,正弦信號發(fā)生器（,2005A,題）,一、任務(wù),二、要求,（,3,）輸出信號頻率穩(wěn)定度：優(yōu)于,10,-4,（,2,）具有頻率設(shè)置功能，頻率步進：,100Hz,（,1,）正弦波輸出頻率范圍：,1kHz,10MHz,（,5,）失真度：用示波器觀察時無明顯失真,設(shè)計制作一個正弦信號發(fā)生器。,1,、基本要求,（,2,）產(chǎn)生模擬幅度調(diào)制,(AM),信號：在,1MHz-10MHz,范圍內(nèi)調(diào)制度,ma,可在,10%,100%,之間程控調(diào)節(jié)，步進量,10%,，正弦調(diào)制信號頻率為,1kHz,，調(diào)制信號自行產(chǎn)生；,（,3,）產(chǎn)生模擬頻率調(diào)制,(FM),信號：在,100kHz-10MHz,頻率范圍內(nèi)產(chǎn)生,10kHz,最大頻偏，且最大頻偏可分為,5kHz/10kHz,二級程控調(diào)節(jié)，正弦調(diào)制信號頻率為,1kHz,，調(diào)制信號自行產(chǎn)生；,（,4,）產(chǎn)生二進制,PSK,、,ASK,信號：在,100kHz,固定頻率載波進行二進制鍵控，二進制基帶序列碼速率固定為,10kbps,，二進制基帶序列信號自行產(chǎn)生；,（,5,）其他。,2,、發(fā)揮部分,在完成基本要求任務(wù)的基礎(chǔ)上，增加如下功能：,（,1,）增加輸出電壓幅度：在頻率范圍內(nèi)負載電阻上正弦信號輸出電壓的峰,-,峰值,Vopp,=6V1V,；,模擬幅度調(diào)制,(AM),信號,載波信號,正弦調(diào)制信號,調(diào),制度,m,a,可在,10%,100%,包絡(luò)線,調(diào)制度,ma10%,調(diào)制度,m,a,100%,調(diào)制度,ma,U,max,U,0,U,min,0,模擬頻率調(diào)制,(FM),信號：,正弦調(diào)制信號,f,0,f,min,f,man,最大頻偏,載波信號,PSK,（,Phase Shift Keying-,移相鍵控）,ASK(Amplitude,Shift Keying,振幅鍵控,),信號,注意相位,二進制基帶序列碼速率固定為,10kbps,bps-,每秒位,二進制基帶序列碼,1 1 0 1 1 0 1 1 0,1 0 1 1 0 1 1 0 1,載波,載波,89C51,FPGA,D/A,電平適配,3,1KHz,正弦波,調(diào)制信號選擇,電平適配,2,電平適配,1,放大器,用于產(chǎn)生,ASK,鍵盤,電位器,顯示,用于產(chǎn)生,PSK,用于產(chǎn)生,AM,時鐘,二進制基帶信號,實現(xiàn),DDS,為,D/A,提供參考電壓,系統(tǒng)框圖,設(shè)計,D/A,用于改變調(diào)制度,輸出,每來一個時鐘寄存器遞增一個“,FW”,地址增量,放大器,加法器,FW,寄存器,SIN,ROM,D/A,時鐘,工作原理,設(shè)正弦波存儲器（,SINROM,）存,512,個點,時鐘頻率為,fCLK,取,f,CLK,=52428800Hz,FW=1,時，對應(yīng)的輸出頻率最小“單位”，即為頻率步進：,100Hz,解得：,k=1024,，寄存器的去掉,10,位（即除以,1024,），做,SINROM,的地址線,加法器,FW,寄存器,SIN,ROM,時鐘,18.10,18.0,16.0,取,f,CLK,=,52428800Hz,FW=1,時，對應(yīng)的輸出頻率，即為頻率步進：,100Hz,解得：,k=1024,，寄存器的輸出去掉,10,位,9.0,（即除以,1024,），做,SINROM,的地址線,SINROM,有,512,個點（存儲單元）需,9,條地址線,18.10,輸出最高頻率為,10MHz=10000000,Hz,時，,FW=100000=1100001101010000B,用,17,條線,16.0,加法器和寄存器都得是,19,位,18.0,19,位,19,位,FW,fout(Hz,),FW,fout(Hz,),FW,fout(Hz,),1000,100,000,10000,1,000,000,10000,1,000,000,1001,100,100,10001,1,000,100,20000,2,000,000,1002,100,200,10002,1,000,200,30000,3,000,000,1003,100,300,10003,1,000,300,40000,4,000,000,1004,100,400,10004,1,000,400,50000,5,000,000,1005,100,500,10005,1,000,500,60000,6,000,000,1006,100,600,10006,1,000,600,70000,7,000,000,1007,100,700,10007,1,000,700,80000,8,000,000,1008,100,800,10008,1,000,800,90000,9,000,000,1009,100,900,10009,1,000,900,100000,10,000,000,輸出頻率范圍：,1kHz,10MHz,和頻率控制字,FW,的對應(yīng)表,“電位器”轉(zhuǎn)盤,光電管,B,A,B,B,A,順時轉(zhuǎn)動時,A,超前于,B,A,滯后于,B,逆時轉(zhuǎn)動時,整形后,整形后,光電管,A,根據(jù),A,和,B,的相位，判斷電位器的轉(zhuǎn)向，即被修改量的增減,根據(jù),A,或,B,的頻率，判斷電位器的速度，即被修改量的增減的大小,光電“電位器”,光電“電位器”,C,B,A,C,A,B,初始化,根據(jù)“狀態(tài)值”散轉(zhuǎn),等幅正弦波,處理程序,調(diào)幅信號,處理程序,調(diào)頻信號,處理程序,主程序,結(jié)束,根據(jù)“電位器”,的“方向”和數(shù)值,修改調(diào)制度,結(jié)束,根據(jù)“電位器”,的“方向”和數(shù)值,修改輸出頻率值,結(jié)束,根據(jù)“電位器”,的“方向”和數(shù)值,修改頻偏量,結(jié)束,置相應(yīng)的顯示,置相應(yīng)的顯示,置相應(yīng)的顯示,等幅正弦波,處理程序,調(diào)幅信號,處理程序,調(diào)幅信號,處理程序,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,USE IEEE.STD_LOGIC_UNSIGNED.ALL;,19,位加法器,(VHDL,語言,),ENTITY,ADDER19B,IS,PORT(,A,:IN,STD_LOGIC_VECTOR,(18,DOWNTO,0,);,B,:IN,STD_LOGIC_VECTOR(,16,DOWNTO,0);,S,:OUT,STD_LOGIC_VECTOR(,18,DOWNTO,0,);,END,ADDER19B;,ARCHITECTURE,a,OF,ADDER19B IS,BEGIN,S D D D D D D NULL;,END CASE;,END PROCESS;,END,；,SINROM,SIN,ROM,ADD,D,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,19,位寄存器,ARCHITECTURE a OF REG19 IS,BEGIN,PROCESS(Load,DIN),BEGIN,IF,LoadEVENT,AND Load=1 THEN,時鐘上升沿到來時，鎖存輸入數(shù)據(jù),DOUT=DIN;,END IF;,END PROCESS;,END a;,ENTITY REG19 IS,PORT(Load:IN STD_LOGIC;,DIN:IN STD_LOGIC_VECTOR(18 DOWNTO 0);,DOUT:OUT STD_LOGIC_VECTOR(18 DOWNTO 0);,END REG32B;,19,位寄存器,DIN,DOUT,LOAD,